当内存的工作频率与内存子系统的位宽固定后，带宽也就不可更改了。因此在带宽一定的情况下，改善性能的方法主要就是减少延迟。
在内存的工作周期内，不可能总处于数据传输的状态，因为要有命令、寻址等必要的过程。非数据传输时间的主要组成部分就是各种延迟与潜伏期，这些操作占用的时间越短，内存工作的效率越高，性能也就越好。
芯片组北桥的内存控制器对于这些延迟的避免和周期的优化历来就是一个很吸引人的话题，从KT266到KT266A，从865PE到875P，内存控制器的性能优化对于整个系统的性能提升起着立竿见影的作用。由于Intel平台的内存控制权交给了芯片组，因此芯片组上内存控制器实际上影响着整个芯片组的性能，所以一直是各家争夺的焦点。
最新一代的Core2芯片组也不例外，975X、P965、nForce 500 IE、RD600，乃至VIA的PT890等芯片组都对内存控制器进行了不遗余力的优化。可以说是八仙过海，各显神通。不过，在深入了解它们的特性之前，我们还是先了解一下内存的大体结构工作流程和影响内存子系统工作效率的主要因素。
DRAM的内部是一个存储阵列，你可以它想象成一张表格。和表格的检索原理一样，先指定一个行 （Row），再指定一个列（Column），我们就可以准确地找到所需要的单元格，然后将数据“填”进去或者“取”出来。这就是内存芯片寻址的基本原理。
在工作的时候，MCH内的内存控制器首先会向内存芯片发出一个L-Bank地址和行地址寻址指令，被称为“行激活”（Row Active）。之后将发出一条列地址寻址指令和具体的读/写操作指令，从行激活到读 / 写指令发出之间的间隔被定义为 tRCD，既RAS to CAS Delay。
当相关的列地址被选中之后，将会触发数据传输，但从存储单元中输出到数据真正出现在内存芯片的 I/O 接口之间还需要一定的延迟时间，这个时间被称为CL（CAS Latency）。
在数据读取完之后，为了供同一个L-Bank内其他行的寻址并传输数据，内存芯片将关闭当前工作行并进行预充电，从开始关闭现有的工作行到可以打开新的工作行之间的时间间隔就是tRP（Row Precharge command Period）
上述3个动作就是DRAM工作的基本内容，它们工作时的周期决定了内存的大概性能。tRCD决定了行寻址到列寻址之间的间隔，CL决定了列寻址到数据进行真正被读取所花费的时间，tRP则决定了相同L-Bank中不同工作行转换的速度。
下图为一个完整的从行寻址到行关闭的时序图，图中的tRCD、CL、tRP分别是2-2-2

在实际工作的时候，情况要复杂不少，下面我们来看看对内存的某一页面进行读取时可能遇到的几种情况：
1. 要寻址的行与L-Bank 是空闲的,此时可直接发送行有效命令进行激活，然后发送寻址指令读取数据，总耗时为tRCD+CL，这种情况被称之为页命中（PH，Page Hit）。
2. 要寻址的行正好是现有的工作行，也就是说要寻址的行已经处于选通有效状态，此时可直接发送列寻址指令，数据读取前的总耗时为CL。这就是所谓的背靠背（Back to Back）寻址，被称之为页快速命中（PFH，Page Fast Hit）。
3. 要寻址的行所在的L-Bank中已经有另一个行处于活动状态（未关闭），这种现象就被称作寻址冲突，必须要进行预充电来关闭工作行，再对新行发送行有效命令。总耗时是 tRP+tRCD+CL，这种情况我们称之为页错失（PM，Page Miss）。

对于任意的DRAM内存芯片来说，工作时产延迟是不可避免的。芯片组的内存控制器要想提高效率，就必须尽量提高PH与PFH，同时减少PM，从而尽量减少这些延迟对于整个内存系统的影响。
对于PHR（Page Hit Rate）来说，MCH在每次行操作之后对工作行进行预充电可以减少同一L-Bank内不同行寻址时发生冲突的可能性，提高PHR；如果在一个L-Bank工作时，MCH对另一个L-Bank进行预充电或者寻址，预充电与数据的传输就会交错开，这样当访问下一个L-Bank时，tRP周期已过，就可以直接进入行有效状态了，如果配合得理想,那么就可以实现无间隔的L-Bank交错读/写，这是比PH更加理想的工作状态。当然，这种情况只能发生在后续的数据不在同一页面的时候。
下图中，在MCH的控制下，L-Bank0与L-Bank3实现了无间隔交错读取，避免了内存的tRP与tRCD延迟对整体性能的影响，是最理想的工作状态。

实际上，交错式内存控制早在VIA693这样的芯片组上就已经投入了使用，现在各种芯片组的MCH都具备交错式内存控制/刷新能力。
对于PFHR（Page Fast Hit Rate）来说，MCH的任务就是让一个工作行在进行预充电前尽可能多的接收工作命令，以达到背靠背的效果，提高FPHE。显然，只要北桥芯片不发出预充电（包括允许自动预充电）的命令，行打开的状态就会一直保持。在此期间的对该行的任何读写操作也就不会有 tRCD 的延迟。可见，如果北桥芯片在能同时打开的行（页）越多，那么 PFHR 也就越大。不过，从DRAM的寻址原理（读出放大器只能同时为一行服务）上来说，可同时打开的页数也是有限制的，因此，当达到MCH页面管理数的极限的时候，打开新页时就必须要关闭一个打开的页。这就涉及到一个策略问题，现在的MCH一般用LRU算法（Least Recently Used，近期最少使用）来管理。

除了以上讲到的时序优化，另一个对内存控制器效率有影响的数据是突发长度。目前内存的读写基本都是连续的，只要指定起始列地址与突发长度，内存就会依次地自动对后面相应数量的存储单元进行读 / 写操作而不再需要内存控制器连续地提供列地址，这被称为突发传输（Burst），它的周期数就是突发长度（Burst Lengths）。BL的长短与其应用的领域有着很大关系。BL越长，对于连续的大数据量传输很有好处，但是对零散的数据，BL太长反而会造成总线周期的浪费，虽然能通过一些命令来进行终止，但这也占用了控制资源，降低总体的控制效率。

最后，当前差距越来越大的CPU和DRAM速度也对MCH提出了重大挑战。由于CPU和DRAM速度的差异性，目前的CPU都配备了各种Cache用来对抗存储器延迟。但是许多应用程序拥有极复杂的读取模式，随机读取的概率很高，并且没有有效地利用带宽。当无法避免的出现cache miss的时候，CPU的工作就必须再执行一次内存存取才能够继续。当前PC内存子系统的延迟大约是120－150ns，即使Cache hit rate达到99％，CPU也可能会花50％或更多的时间来等待内存请求的结束。对于一颗时钟频率在2GHz或者以上的CPU而言，Cache miss无疑是致命的，一次单独的内存请求可能会浪费200－300个CPU周期，整个流水线都会因此而停顿。
CPU的设计本身无疑是尽量减少这种几率发生的机会，但Cache容量总是有限的，而分支预测也不会总是正确。当Cache miss后被迫轮到内存子系统登场的时候，情况已经是相当糟糕，无论多么快速的DRAM，多么优秀的内存延迟隐藏策略，它们跟CPU之间的速度都相差太过遥远。所以一定的预取机制是十分必要的。

如今的各种芯片组都会配备的板载预取机制，为它们配备各种Prefetch算法，可以动态预测系统需要什么内存页面，在需要时先撷取所需的内存，提高数据访问的准确性，减少内存延迟造成的性能损失。甚至在MCH里创造一个类似L3 Cache的存储空间，并适当猜测和预取数据来帮助减少Cache miss发生的几率。板载预取机制是当前决定系统效率的另一个重要内存控制器细节，遗憾的是这方面的资料从来就没有厂商公布过。我们只能根据一些有限的信息来猜测其规格。

以上是内存控制器对内存子系统效率影响的几个主要方面，而实际上，情况要复杂得多。存储器的页面管理、地址映射和交叉存取、突发串长度和预取策略，每一个参数的设置都会对最终效能造成影响。下面我们就根据手头掌握的一些资料，对各家参测的Core2芯片组在内存控制器方面的一些细节进行简单分析。